绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是±5%。例如：对于3.3V电压，为满足芯片正常工作，供电电压在3.13V到3.47V之间，或3.3V±165mV。对于1.2V电压，为满足芯片正常工作，供电电压在1.14V到1.26V之间，或1.2V±60mV。这些限制可以在芯片datasheet中的recommended operating conditions部分查到。这些限制要考虑两个部分，第一是稳压芯片的直流输出误差，第二是电源噪声的峰值幅度。老式的稳压芯片的输出电压精度通常是±2.5%，因此电源噪声的峰值幅度不应超过±2.5%。当然随着芯片工艺的提高，现代的稳压芯片直流精度更高，可能会达到±1%以下，TI公司的开关电源芯片TPS54310精度可达±1%，线性稳压源AMS1117可达±0.2%。但是要记住，达到这样的精度是有条件的，包括负载情况，工作温度等限制。因此可靠的设计还是以±2.5%这个值更把握些。如果你能确保所用的芯片安装到电路板上后能达到更高的稳压精度，那么你可以为你的这款设计单独进行噪声余量计算。本文着重电源部分设计的原理说明，电源噪声余量将使用±2.5%这个值。
电源噪声余量计算非常简单，方法如下：
比如芯片正常工作电压范围为3.13V到3.47V之间，稳压芯片标称输出3.3V。安装到电路板上后，稳压芯片输出3.36V。那么容许电压变化范围为3.47-3.36=0.11V=110mV。稳压芯片输出精度±1%，即±3.363*1%=±33.6 mV。电源噪声余量为110-33.6=76.4 mV。
计算很简单，但是要注意四个问题：
第一，稳压芯片输出电压能精确的定在3.3V么？外围器件如电阻电容电感的参数也不是精确的，这对稳压芯片的输出电压有影响，所以这里用了3.36V这个值。在安装到电路板上之前，你不可能预测到准确的输出电压值。
第二，工作环境是否符合稳压芯片手册上的推荐环境？器件老化后参数还会和芯片手册上的一致么？
第三，负载情况怎样？这对稳压芯片的输出电压也有影响。
第四，电源噪声最终会影响到信号质量。而信号上的噪声来源不仅仅是电源噪声，反射串扰等信号完整性问题也会在信号上叠加噪声，不能把所有噪声余量都分配给电源系统。所以，在设计电源噪声余量的时候要留有余地。
另一个重要问题是：不同电压等级，对电源噪声余量要求不一样，按±2.5%计算的话，1.2V电压等级的噪声余量只有30mV。这是一个很苛刻的限制，设计的时候要谨慎些。模拟电路对电源的要求更高。电源噪声影响时钟系统，可能会引起时序匹配问题。因此必须重视电源噪声问题。
电源噪声余量计算非常简单，方法如下：
比如芯片正常工作电压范围为3.13V到3.47V之间，稳压芯片标称输出3.3V。安装到电路板上后，稳压芯片输出3.36V。那么容许电压变化范围为3.47-3.36=0.11V=110mV。稳压芯片输出精度±1%，即±3.363*1%=±33.6 mV。电源噪声余量为110-33.6=76.4 mV。
计算很简单，但是要注意四个问题：
第一，稳压芯片输出电压能精确的定在3.3V么？外围器件如电阻电容电感的参数也不是精确的，这对稳压芯片的输出电压有影响，所以这里用了3.36V这个值。在安装到电路板上之前，你不可能预测到准确的输出电压值。
第二，工作环境是否符合稳压芯片手册上的推荐环境？器件老化后参数还会和芯片手册上的一致么？
第三，负载情况怎样？这对稳压芯片的输出电压也有影响。
第四，电源噪声最终会影响到信号质量。而信号上的噪声来源不仅仅是电源噪声，反射串扰等信号完整性问题也会在信号上叠加噪声，不能把所有噪声余量都分配给电源系统。所以，在设计电源噪声余量的时候要留有余地。
另一个重要问题是：不同电压等级，对电源噪声余量要求不一样，按±2.5%计算的话，1.2V电压等级的噪声余量只有30mV。这是一个很苛刻的限制，设计的时候要谨慎些。模拟电路对电源的要求更高。电源噪声影响时钟系统，可能会引起时序匹配问题。因此必须重视电源噪声问题。
芯片内部有成千上万个晶体管，这些晶体管组成内部的门电路、组合逻辑、寄存器、计数器、延迟线、状态机、以及其他逻辑功能。随着芯片的集成度越来越高，内部晶体管数量越来越大。芯片的外部引脚数量有限，为每一个晶体管提供单独的供电引脚是不现实的。芯片的外部电源引脚提供给内部晶体管一个公共的供电节点，因此内部晶体管状态的转换必然引起电源噪声在芯片内部的传递。
对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步，但是由于内部延时的差别，各个晶体管的状态转换不可能是严格同步的，当某些晶体管已经完成了状态转换，另一些晶体管可能仍处于转换过程中。芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。如果接受电源噪声的门电路此时处于电平转换的不定态区域，那么电源噪声可能会被放大，并在门电路的输出端产生矩形脉冲干扰，进而引起电路的逻辑错误。芯片外部电源引脚处的噪声通过内部门电路的传播，还可能会触发内部寄存器产生状态转换。
除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。比如电源噪声会影响晶振、PLL、DLL的抖动特性，AD转换电路的转换精度等。解释这些问题需要非常长的篇幅，本文不做进一步介绍，我会在后续文章中详细讲解。
由于最终产品工作温度的变化以及生产过程中产生的不一致性，如果是由于电源系统产生的问题，电路将非常难调试，因此最好在电路设计之初就遵循某种成熟的设计规则，使电源系统更加稳健。
对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步，但是由于内部延时的差别，各个晶体管的状态转换不可能是严格同步的，当某些晶体管已经完成了状态转换，另一些晶体管可能仍处于转换过程中。芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。如果接受电源噪声的门电路此时处于电平转换的不定态区域，那么电源噪声可能会被放大，并在门电路的输出端产生矩形脉冲干扰，进而引起电路的逻辑错误。芯片外部电源引脚处的噪声通过内部门电路的传播，还可能会触发内部寄存器产生状态转换。
除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。比如电源噪声会影响晶振、PLL、DLL的抖动特性，AD转换电路的转换精度等。解释这些问题需要非常长的篇幅，本文不做进一步介绍，我会在后续文章中详细讲解。
由于最终产品工作温度的变化以及生产过程中产生的不一致性，如果是由于电源系统产生的问题，电路将非常难调试，因此最好在电路设计之初就遵循某种成熟的设计规则，使电源系统更加稳健。
很多人对于PCB上线条的临界长度这个概念非常模糊，甚至很多人根本不知道这个概念，如果你设计高速电路板却不知道这个概念，那可以肯定，最终做出的电路板很可能无法稳定工作，而你却一头雾水，无从下手调试。
临界长度在业界说法很混乱，有人说3英寸，有人说1英寸，我还听说过很多其他的说法，多数是因为对这个概念理解有误造成的。很多人说，奥，走线太长会引起信号反射，走线很短的话不会产生反射。这种说法是非常错误的，把好几个概念像搅浆糊一样混在一起。那么临界长度到底是什么，是多少，为什么要关注临界长度？
理解临界长度的最好方法就是从时间角度来分析。信号在pcb走线上传输需要一定的时间，普通FR4板材上传输时间约为每纳秒6英寸，当然表层走线和内层走线速度稍有差别。当走线上存在阻抗突变就会发生信号反射，这和走线长度无关。但是，如果走线很短，在源端信号还没上升到高电平时，反射信号就已经回到源端，那么发射信号就被淹没在上升沿中，信号波形没有太大的改变。走线如果很长，发射端信号已经到达高电平，反射信号才到达源端，那么反射信号就会叠加在高电平位置，从而造成干扰。那么走线长度就有一个临界值，大于这个值，返回信号叠加在高电平处，小于这个值反射信号被上升沿淹没。这个临界值就是临界长度，注意，这种定义非常不准确，因为只考虑了一次反射情况，这里只是为了理解概念需要，暂时这样说。
那么准确的定义是什么？实际中反射都是发生多次的，虽然第一次信号反射回到源端的时间小于信号上升沿时间，但是后面的多次反射还会叠加在高电平位置，对信号波形造成干扰。那么，临界长度的合理定义应该是：能把反射信号的干扰控制在可容忍的范围内的走线长度。这一长度上的信号往返时间要比信号上升时间小很多。试验中发现的经验数据为，当信号在pcb走线上的时延高于信号上升沿的20%时，信号会产生明显的振铃。对于上升时间为1ns的方波信号来说，pcb走线长度为0.2*6=1.2inch以上时，信号就会有严重的振铃。所以临界长度就是1.2inch，大约3cm。
你可能注意到了，又是信号上升时间！再一次强调，信号上升时间在高速设计中占有重要地位。
临界长度在业界说法很混乱，有人说3英寸，有人说1英寸，我还听说过很多其他的说法，多数是因为对这个概念理解有误造成的。很多人说，奥，走线太长会引起信号反射，走线很短的话不会产生反射。这种说法是非常错误的，把好几个概念像搅浆糊一样混在一起。那么临界长度到底是什么，是多少，为什么要关注临界长度？
理解临界长度的最好方法就是从时间角度来分析。信号在pcb走线上传输需要一定的时间，普通FR4板材上传输时间约为每纳秒6英寸，当然表层走线和内层走线速度稍有差别。当走线上存在阻抗突变就会发生信号反射，这和走线长度无关。但是，如果走线很短，在源端信号还没上升到高电平时，反射信号就已经回到源端，那么发射信号就被淹没在上升沿中，信号波形没有太大的改变。走线如果很长，发射端信号已经到达高电平，反射信号才到达源端，那么反射信号就会叠加在高电平位置，从而造成干扰。那么走线长度就有一个临界值，大于这个值，返回信号叠加在高电平处，小于这个值反射信号被上升沿淹没。这个临界值就是临界长度，注意，这种定义非常不准确，因为只考虑了一次反射情况，这里只是为了理解概念需要，暂时这样说。
那么准确的定义是什么？实际中反射都是发生多次的，虽然第一次信号反射回到源端的时间小于信号上升沿时间，但是后面的多次反射还会叠加在高电平位置，对信号波形造成干扰。那么，临界长度的合理定义应该是：能把反射信号的干扰控制在可容忍的范围内的走线长度。这一长度上的信号往返时间要比信号上升时间小很多。试验中发现的经验数据为，当信号在pcb走线上的时延高于信号上升沿的20%时，信号会产生明显的振铃。对于上升时间为1ns的方波信号来说，pcb走线长度为0.2*6=1.2inch以上时，信号就会有严重的振铃。所以临界长度就是1.2inch，大约3cm。
你可能注意到了，又是信号上升时间！再一次强调，信号上升时间在高速设计中占有重要地位。
前面讲过，对于数字信号的方波而言，含有丰富的高频谐波分量，边沿越陡峭，高频成分越多。而pcb上的走线对于高频信号而言相当于传输线，信号在传输线中传播时，如果遇到特性阻抗不连续，就会发生反射。反射可能发生在传输线的末端，拐角，过孔，元件引脚，线宽变化，T型引线等处。总之，无论什么原因引起了传输线的阻抗发生突变，就会有部分信号沿传输线反射回源端。
反射形成机理很复杂，这包含了很多电磁领域的复杂的知识，本文不准备深入讨论，如果你真的很想知道，可以给我留言，我专门讲解。
工程中重要的是反射量的大小。表征这一现象的最好的量化方法就是使用反射系数。反射系数是指反射信号与入射信号幅值之比，其大小为：(Z2-Z1)/ (Z2+Z1)。Z1是第一个区域的特性阻抗，Z2是第二个区域的特性阻抗。当信号从第一个区域传输到第二个区域时，交界处发生阻抗突变，因而形成反射。举个例子看看反射能有多大，假设Z1=50欧姆，Z2=75欧姆，根据公式得到反射系数为：（75-50）/（75+50）=20%。如果入射信号幅度是3.3v，反射电压达到了3.3*20%=0.66v。对于数字信号而言，这是一个很大的值。你必须非常注意他的影响。
实际电路板上的反射可能非常复杂，反射回来的信号还会再次反射回去，方向与发射信号相同，到达阻抗突变处又再次反射回源端，从而形成多次反射，一般的资料上都用反弹图来表示。多次的反弹是导致信号振铃的根本原因，相当于在信号上叠加了一个噪声。为了电路板能正确工作，你必须想办法控制这个噪声的大小，噪声预算是设计高性能电路板的一个非常重要的步骤。
反射形成机理很复杂，这包含了很多电磁领域的复杂的知识，本文不准备深入讨论，如果你真的很想知道，可以给我留言，我专门讲解。
工程中重要的是反射量的大小。表征这一现象的最好的量化方法就是使用反射系数。反射系数是指反射信号与入射信号幅值之比，其大小为：(Z2-Z1)/ (Z2+Z1)。Z1是第一个区域的特性阻抗，Z2是第二个区域的特性阻抗。当信号从第一个区域传输到第二个区域时，交界处发生阻抗突变，因而形成反射。举个例子看看反射能有多大，假设Z1=50欧姆，Z2=75欧姆，根据公式得到反射系数为：（75-50）/（75+50）=20%。如果入射信号幅度是3.3v，反射电压达到了3.3*20%=0.66v。对于数字信号而言，这是一个很大的值。你必须非常注意他的影响。
实际电路板上的反射可能非常复杂，反射回来的信号还会再次反射回去，方向与发射信号相同，到达阻抗突变处又再次反射回源端，从而形成多次反射，一般的资料上都用反弹图来表示。多次的反弹是导致信号振铃的根本原因，相当于在信号上叠加了一个噪声。为了电路板能正确工作，你必须想办法控制这个噪声的大小，噪声预算是设计高性能电路板的一个非常重要的步骤。
所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路板“地”为参考，就像是芯片内部的“地”电平不断的跳动，因此形象的称之为地弹（ground bounce）。当器件输出端有一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。
那么“地弹”是如何产生的呢？
首先我们要明白，对于任何封装的芯片，其引脚会存在电感电容等寄生参数。而地弹正是由于引脚上的电感引起的。
我们可以用下图来直观的解释一下。图中开关Q的不同位置代表了输出的“0”“1”两种状态。假定由于电路状态装换，开关Q接通RL低电平，负载电容对地放电，随着负载电容电压下降，它积累的电荷流向地，在接地回路上形成一个大的电流浪涌。随着放电电流建立然后衰减，这一电流变化作用于接地引脚的电感LG，这样在芯片外的电路板“地”与芯片内的地之间，会形成一定的电压差，如图中VG。这种由于输出转换引起的芯片内部参考地电位漂移就是地弹。
芯片A的输出变化，产生地弹。这对芯片A的输入逻辑是有影响的。接收逻辑把输入电压和芯片内部的地电压差分比较确定输入，因此从接收逻辑来看就象输入信号本身叠加了一个与地弹噪声相同的噪声。
现在，集成电路的规模越来越大，开关速度不断提高，地弹噪声如果控制不好就会影响电路的功能，因此有必要深入理解地弹的概念并研究它的规律。
本文只是概念性的阐述，对地弹的深入剖析将在后续文章中进行。
那么“地弹”是如何产生的呢？
首先我们要明白，对于任何封装的芯片，其引脚会存在电感电容等寄生参数。而地弹正是由于引脚上的电感引起的。
我们可以用下图来直观的解释一下。图中开关Q的不同位置代表了输出的“0”“1”两种状态。假定由于电路状态装换，开关Q接通RL低电平，负载电容对地放电，随着负载电容电压下降，它积累的电荷流向地，在接地回路上形成一个大的电流浪涌。随着放电电流建立然后衰减，这一电流变化作用于接地引脚的电感LG，这样在芯片外的电路板“地”与芯片内的地之间，会形成一定的电压差，如图中VG。这种由于输出转换引起的芯片内部参考地电位漂移就是地弹。
芯片A的输出变化，产生地弹。这对芯片A的输入逻辑是有影响的。接收逻辑把输入电压和芯片内部的地电压差分比较确定输入，因此从接收逻辑来看就象输入信号本身叠加了一个与地弹噪声相同的噪声。
现在，集成电路的规模越来越大，开关速度不断提高，地弹噪声如果控制不好就会影响电路的功能，因此有必要深入理解地弹的概念并研究它的规律。
本文只是概念性的阐述，对地弹的深入剖析将在后续文章中进行。
