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设计高频电路用电路板有许多注意事项，尤其是GHz等级的高频电路，更需要注意各电子组件pad与印刷pattern的长度对电路特性所造成的影响。最近几年高频电路与数字电路共享相同电路板，构成所谓的混载电路系统似乎有增加的趋势，类似如此的设计经常会造成数字电路动作时，高频电路却发生动作不稳定等现象，其中原因之一是数字电路产生的噪讯，影响高频电路正常动作所致。为了避免上述问题除了设法分割两电路block之外，设计电路板之前充分检讨设计构想，才是根本应有的手法，基本上设计高频电路用电路板必需掌握下列三大原则:
1.高质感。
2.不可取巧。
3.不可仓促抢时间。
设计高频电路板的基本常识
以下是设计高频电路板的基本常识:
(a).印刷pattern的长度会影响电路特性。
尤其是传输速度为GHz高速数字电路的传输线路，通常会使用strip line，同
时藉由调整配线长度补正传输延迟时间，其实这也意味着电子组件的设置位置对电路特性具有绝对性的影响。
(b).Ground作大better。
铜箔面整体设置ground层，而连接via的better ground则是高频电路板与高速数字电路板共同的特征，此外高频电路板最忌讳使用幅宽细窄的印刷pattern描绘ground。
(c).电子组件的ground端子，以最短的长度与电路板的ground连接。
具体方法是在电子组件的ground端子pad附近设置via，使电子组件能以最短的长度与电路板的ground连接。
(d).信号线作短配线设计。
不可任意加大配线长度，尽量缩短配线长度。
(e).减少电路之间的结合。
尤其是filter与amplifier输出入之间作电路分割非常重要，它相当于audio电路的cross talk对策。
高频电路板的设计步骤
高频电路板的设计步骤大致上可整理成如下:
1.根据外筐尺寸的限制，决定电路板的大小。
2.制作印刷电路板外形，与library的data。
3.决定高频电路单元与信号处理单元的封装位置。
基本上高频电路单元与模拟/数字信号处理单元必需分开封装，分割方式有两种分别如下:
(a).将电路板正面与反面的的高频电路单元与数字信号处理单元分开，主要原因是数字电路的噪讯很容易流入高频电路单元，高频电路单元的背面设置数字电路时，必需避免两者的封装在相同角落上。
(b).将电路板对分成高频电路单元与数字信号处理单元各占一半的场合，高频电路单元的控制信号线回绕长度如果过过长时，很容易受到数字电路噪讯的影响
4.电路板设置电子组件。
组件设置作业对设计高频电路板而言具有决定性的影响，尤其是包含ground via与连接via的面积，以及如何确保电子组件之间的space等设计非常的重要，例如电子组件之间的space设计不当的话，将招致无法设置ground via，以及无法连接via等严重后果，也就是说电子组件的配置是否适宜，会使高频电路的性能产生重大变化。
5.设计配线
除了印刷pattern的配线之外，同时还需要调整line的阻抗(impedance)，并设置ground via。
6.检查配线
完成电路板data之后必需检查设计规范(rule)，尤其是检查print out的配线是否有任何设计上的疏失，如果电路板有正、反面辨识上的需求时，可提出数据数据要求厂商制作。
设计高频电路板的四大要诀
(一).利用印刷pattern取代被动电子组件的功能
照片1是1.5GHz RF增幅器电路板封装后的外观；图1是RF增幅器的电路layout图。该电路的噪讯值为0.6～0.7dB，电路板中央部位附近设有富士通编号为FHC30 FA的HEMT(High Electron Mobility Transistor)电子组件。图1中的MS组件是表示micro strip，由于电容与线圈的功能可利用micro strip实现，因此该电路并未使用被动电子组件。例如照片1之中与HEMT gate垂直延伸的印刷pattern (简称为open stub)，就可发挥电容的功能。此外基于增幅器的稳定性必需取得等化，因此input电路整合ГOPT (NF最小点)，output电路的阻抗(impedance)则作50Ω的设计整合。由于整合用的device也是用印刷pattern形成，所以实际设计电路板时必需将长度与宽度作严谨的配合。
照片1 高频电路板利用印刷pattern，取代被动电子组件设计实例
图1 照片1的1.5GHz RF增幅器电路图
(二).电子组件沿着信号传输方向排列，降低配线长度
照片2是800MHz RF增幅器电路板封装后的外观；图2是RF增幅器的电路layout图。图2中的低噪讯Transistor电子组件使用NEC的2SC5185，由可知照片2电子组件沿着信号传输方向排列，藉此降低配线长度。
照片2 电子组件沿着信号传输方向排列，降低配线长度的设计实例
图2 照片2的800MHz RF增幅器电路图
(三).Emitter 端子附近设置ground via
如照片2所示高频Transistor组件2SC5185两个Emitter具有四只脚(pin)，由照片可看见Emitter端子，pad的附近设有ground via，此种结构一般称为mini mo del type。如果via远离pad，增幅器的特性就会产生巨大变化，严重时甚至无法获得模拟分析预期的等化与阻抗(impedance)特性。从Emitter端子到via的配线，可因micro strip line的结构而产生组件特性，有关它的影响力将在后述章节中会以模拟分析方式深入探讨。总而言之在高频电路板，电子组件ground的处理非常重要。
(四).发热电子组件可利用ground面与金属筐体散热
照片3是800MHz RF送信机后段电路板封装后的外观，由照片可看见FET的source端子附近设有许多与ground层连接的via，这些via除了可以用低阻抗与ground层连接之外，还可将高频电路的送信单元产生的热能排除进而获得散热效果。这种散热方法尤其是对不易将发热组件的热能排除时，可透过电路板的ground铜箔面，将热能导至金属筐体协助散热，如果祇是为了散热，铜箔必需有70～100μm的厚度才能发挥预期的散热效果，因此电路板上的铜箔被视为有效的散热对策之一。
照片3 800MHz RF送信机后段，电路板增加散热用via的设计实例
波长对pattern长度的相关性
*波长与波长的关系
图4是12GHz micro strip edge couple BPF电路板封装后的外观，类似如此超高频的印刷pattern重合部位，不论是长度、宽度与间隔都需作高精度的要求，如果是图2所示的电路板封装方式，基本上不可能获得预期的高频特性。主要原因是两电路板处理的信号频率差异，使得电路板的layout方式也截然不同。假设空气中或是真空中的波长为λ(mm) ，频率为f(GHZ) 时，两者的关系式如下:
表1是利用式(1)试算波长与频率的结果。
频率(GHZ)
真空中的(mm)
1
300
2.4
125
5.6
53.6
12
25
表1 空气中或的波长与频率的关系
照片4 12GHz的micro strip edge couple BPF电路板的设计实例
*印刷电路板上的波长比真空中的波长短
在比诱电率为 的电路板上的信号波长会变短，这种现象称为波长缩短率 ，波长缩短率可用下式表示:
例如G10玻璃环氧树脂(glass epoxy)的 为4.8，如果将该值夜代入式(2)便可求得波长缩短率:
假设800MHz的信号，空间波长为375nm，则玻璃环氧树脂电路板上的波长会缩短为:
375×0.456=171nm
*实际波长可用实效比诱电率计算
实际电路板若是由micro strip line构成的场合，由于电界会外漏至诱电体电路板外面临造成诱电率下降，该诱电率称为实效比诱电率。电路板上的缩短率SPCB 可用下式表示:
表2是1GHz常用的CEM-3与12GHz BS converter常用的PPO，利用MEL的SNAP高频仿真器计算两者实效比诱电率的结果；表3是根据实效比诱电率的计算结果，计算1G Hz与12GHz信号在印刷电路板上的波长。根据仿真分析结果显示传至印刷pattern的高频信号波长，对电路板的材质具有很高的相关性。
诱电体的厚度(t=mm)
实效比诱电率( εr )
特性阻抗 Zo ( Ω )
Line宽度 W(mm)
0.6
3.246
50.07
1.143
1
3.256
50.08
1.92
(a)CEM-3, εr = 4.3,铜箔厚度18μm，频率1GHz
诱电体的厚度(t=mm)
实效比诱电率( εr )
特性阻抗 Zo ( Ω )
Line宽度 W(mm)
0.6
2.591
50.06
1.396
1
2.669
50.06
2.289
(b)PPO,εr = 3.2 ,铜箔厚度18μm，频率10GHz
表2 典型的两种印刷电路板的实效比诱电率
频率
空间波长(λair)
电路板上的波长
(GHz)
SPCB (mm)
SPCB / 4(mm)
1
300
166.5
41.6
12
15.5
3.9
表3 电路板上与空气中的波长差异
1、3点以上连线，尽量让线依次通过各点，便于测试，线长尽量短，如下图（按前一种）：
2、引脚之间尽量不要放线，特别是集成电路引脚之间和周围。
3、不同层之间的线尽量不要平行，以免形成实际上的电容。
4、布线尽量是直线，或45度折线，避免产生电磁辐射。
5、地线、电源线至少10-15mil以上（对逻辑电路）。
6、尽量让铺地多义线连在一起，增大接地面积。线与线之间尽量整齐。
7、注意元件排放均匀，以便安装、插件、焊接操作。文字排放在当前字符层，位置合理，注意朝向，避免被遮挡，便于生产。
8、元件排放多考虑结构，贴片元件有正负极应在封装和最后标明，避免空间冲突。
9、目前印制板可作4—5mil的布线，但通常作6mil线宽，8mil线距，12/20mil焊盘。布线应考虑灌入电流等的影响。
10、功能块元件尽量放在一起，斑马条等LCD附近元件不能靠之太近。
11、过孔要涂绿油（置为负一倍值）。
12、电池座下最好不要放置焊盘、过空等，PAD和VIL尺寸合理。
13、布线完成后要仔细检查每一个联线（包括NETLABLE）是否真的连接上（可用点亮法）。
14、振荡电路元件尽量靠近IC，振荡电路尽量远离天线等易受干扰区。晶振下要放接地焊盘。
15、多考虑加固、挖空放元件等多种方式，避免辐射源过多。
16、设计流程：
A：设计原理图；
B：确认原理；
C：检查电器连接是否完全；
D：检查是否封装所有元件，是否尺寸正确；
E：放置元件；
F：检查元件位置是否合理（可打印1：1图比较）；
G：可先布地线和电源线；
H：检查有无飞线（可关掉除飞线层外其他层）；
I：优化布线；
J：再检查布线完整性；
K：比较网络表，查有无遗漏；
L：规则校验，有无不应该的错误标号；
M：文字说明整理；
N：添加制板标志性文字说明；
O：综合性检查。
2、引脚之间尽量不要放线，特别是集成电路引脚之间和周围。
3、不同层之间的线尽量不要平行，以免形成实际上的电容。
4、布线尽量是直线，或45度折线，避免产生电磁辐射。
5、地线、电源线至少10-15mil以上（对逻辑电路）。
6、尽量让铺地多义线连在一起，增大接地面积。线与线之间尽量整齐。
7、注意元件排放均匀，以便安装、插件、焊接操作。文字排放在当前字符层，位置合理，注意朝向，避免被遮挡，便于生产。
8、元件排放多考虑结构，贴片元件有正负极应在封装和最后标明，避免空间冲突。
9、目前印制板可作4—5mil的布线，但通常作6mil线宽，8mil线距，12/20mil焊盘。布线应考虑灌入电流等的影响。
10、功能块元件尽量放在一起，斑马条等LCD附近元件不能靠之太近。
11、过孔要涂绿油（置为负一倍值）。
12、电池座下最好不要放置焊盘、过空等，PAD和VIL尺寸合理。
13、布线完成后要仔细检查每一个联线（包括NETLABLE）是否真的连接上（可用点亮法）。
14、振荡电路元件尽量靠近IC，振荡电路尽量远离天线等易受干扰区。晶振下要放接地焊盘。
15、多考虑加固、挖空放元件等多种方式，避免辐射源过多。
16、设计流程：
A：设计原理图；
B：确认原理；
C：检查电器连接是否完全；
D：检查是否封装所有元件，是否尺寸正确；
E：放置元件；
F：检查元件位置是否合理（可打印1：1图比较）；
G：可先布地线和电源线；
H：检查有无飞线（可关掉除飞线层外其他层）；
I：优化布线；
J：再检查布线完整性；
K：比较网络表，查有无遗漏；
L：规则校验，有无不应该的错误标号；
M：文字说明整理；
N：添加制板标志性文字说明；
O：综合性检查。
随着PCB 系统的向着高密度和高速度的趋势不断的发展，电源的完整性问题，信号的完整性问题（SI），以及EMI，EMC 的问题越来越突出，严重的影响了系统的性能甚至功能的实现。所谓高速并没有确切的定义，当然并不单单指时钟的速度，还包括数字系统上升沿及下降沿的跳变的速度，跳变的速度越快，上升和下降的时间越短，信号的高次谐波分量越丰富，当然就越容易引起SI，EMC，EMI 的问题。本文根据以往的一些经验在以下几个方面对高速PCB 的设计提出一些看法，希望对各位同事能有所帮助。
电源在系统设计中的重要性
不同传输线路的设计规则
电磁干扰的产生以及避免措施
二：电源的完整性
1． 供电电压的压降问题。
随着芯片工艺的提高，芯片的内核电压及IO 电压越来越小，但功耗还是很大，所以电流有上升的趋势。在内核及电压比较高，功耗不是很大的系统中，电压压降问题也许不是很突出，但如果内核电压比较小，功耗又比较大的情况下，电源路径上的哪怕是0.1V的压降都是不允许的，比如说ADI 公司的TS201 内核电压只有1.2V，内核供电电流要2.68A，如果路径上有0.1 欧姆的电阻，电压将会有0.268V 的压降，这么大的压降会使芯片工作不正常。如何尽量减小路径上的压降呢？主要通过以下几种方法。
a：尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应该尽量的保持电流的畅通，如下图1 和图2 的比较，很明显图2 中选择的热焊盘要强于图1。
b：尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺利的流过，避免产生过大的压降，关于电流大小和所流经铜厚的关系如表1 所示。
（表1）
1 oz.铜即35 微米厚，2 oz.70 微米, 类推
举例说，线宽0.025 英寸，采用2 oz.盎斯的铜，而允许温升30 度，
那查表可知， 最大安全电流是 4.0A 。
2． 同步开关噪声的问题。
同步开关噪声（Simultaneous Switch Noise，简称SSN）是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi 噪声。开关速度越快，瞬间电流变化越显著，电流回路上的电感越大，则产生的SSN 越严重。基本公式为：
VSSN=N·LLoop·(dI/dt) 公式1。
其中I 指单个开关输出的电流，N 是同时开关的驱动端数目，LLoop为整个回流路径上的电感，而VSSN就是同步开关噪声的大小。
如果是由于封装电感而引起地平面的波动，造成芯片地和系统地不一致，芯片的地被抬高这种现象我们称为地弹（Groundbounce）。同样，如果是由于封装电感引起的芯片和系统电源被降低，就称为电源反弹（PowerBounce）。如果芯片内部多个驱动同时开关时，会造成很大的芯片电源电压的压降和地平面的抬高，从而造成芯片的驱动能力的降低，电路速度会减慢。由公式1 可知减小回路电感可以减小VSSN，其中回路电感包括芯片管脚的寄生电感，芯片内部电源和芯片内部地的电感，系统的电源和地的电感，以及信号线自身的电感，这四部分组成。所以见小VSSN 的办法主要有以下几种方式。
a : 降低芯片内部驱动器的开关速率和同时开关的数目，以减小di/dt，不过这种方式不现实，因为电路设计的方向就是更快，更密。
b : 降低系统供给电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和地平面尽量接近。
c :降低芯片封装中的电源和地管脚的电感，比如增加电源/地的管脚数目，减短引线长度，尽可能采用大面积铺铜。
d :增加电源和地的互相耦合电感也可以减小回路总的电感，因此要让电源和地的管脚成对分布，并尽量靠近。
3. 地的分割原则
任何一根信号线中的电流都要通过和它临近的地平面来回到它的驱动端，所以我们进行地的分割的时候要避免避免割断高速信号的回留路径，如下图所示：
上面的信号回路的电流不得不绕过分割槽，这样会产生很多相关的EMI 问题，以及会给信号线的阻抗匹配产生影响。
三：不同传输线路的设计规则
根据信号线所处印制版中的层叠位置可以将信号线分为微带线和带状线，其中微带线是指在PCB 的表层所走的线，有一层介质和它相临，信号传输速度较带状线要快，带状线在PCB 的内层，有两层介质相临，信号传输速度比微带线要慢，但是EMI，EMC 以及串扰等性能要好的多，所以建议高速信号都走成带状线。
根据信号线传输信号的方式最常见的有两种方式包括单端线和差分线。其中影响单端线传输性能的包括信号的反射和串扰。差分线虽然噪声免疫，但对阻抗控制，差分对间的线长要有严格的控制。下面分别对影响单端线和差分线性能的因素进行一下分析。
1． 单端线反射的形成以及消除办法
我们知道如果源端的阻抗和终端的阻抗相匹配那么信号的功率将会是最大，如果终端和源端阻抗不匹配则将会引起信号的反射，部分信号还会辐射出去造成EMI 问题。
那么什么时候反射不用考虑，什么时候不得不考虑呢？如图
所示，假设信号从源端由高电平变为低电平传输出去，信号传输延时为Tp，（有的文档将沿跳变时间<=四分之一Tp 做为把信号线看成微波中传输线的条件）如果2Tp 小于信号沿的跳边时间的话，反射因素就不用考虑，因为不会影响电平的判断，只会使沿的跳变不规则。相反的如果2Tp 大于信号沿跳变的时间，那么反射会在发射端形成振铃现象，会影响到电平的判断，所以要考虑影响。信号线在介质中的传输速度为：
公式2
公式2 为信号线为带状线时的传输公式。当信号线为微带线时，传输的介电常数的计算公式为：
公式3
如果信号线过长则反射因素就不得不考虑。解决的办法可以在线上串一个小欧姆阻值的电阻，还可以并一个小容值的电容，不过这种方法不太现实。图5 为串联电阻之前的波形，图6 为串联电阻之后的波形。
2． 影响信号间串扰的因素及解决办法。
串扰是信号传输中常见的问题，有些说法只要控制间距是线宽的3 倍就可以了，也就是常说的3W 原则，这种说法只是说间距越大越好，但还是不够全面。
由上图可知除了和线间距D 有关，还和走线层和参考平面的高度H有关。D 越大越好，H 越小越好。随着PCB 的密度越来越高，有时候不能满足3W 原则，这就要根据系统的实际情况，看多大的串扰能够忍受，另外由于工艺的原因H 也不能太小，一般都不要小于5mil。
3． 差分线阻抗匹配和走线应注意事项
现今LVDS 走线越来越流行，主要原因是因为它是采用一对线对一个信号进行传输，其中一根上传输正信号，另一根上传输相反的电平，在接收端相减，这样可以把走线上的共模噪声消除。另外就是因为它的低功耗，LVDS 一般都采用电流驱动，电压幅度才350mvpp。
当然它也有缺点就是需要2 倍宽度的走线数来传输数据。
差分线一般传输信号的速度都比较快，所以要进行严格的阻抗控制，一般都控制在100 欧姆。下图为一个差分传输模型，其中Z11和Z22 分别为两跟信号线的特性阻抗，K 为另外一跟线对自己的耦合系数。I 为线上的电流。
1 线上任意一点的电压为V1=Z11*i1+Z11*i1*K
2 线上任意一点的电压为 V2=Z22*i2+Z22*i2*K 因为Z11=Z22=Z0，
i1=-i2,所以V1 和V2 大小相等方向相反。所以差分阻抗为
Zdiff=2*Z0*（1-K） 公式4
由公式4 可知差分阻抗不仅和单跟线的特性阻抗Z0 有关，还和耦合系数K 有关，所以调整线宽，间距，介电常数，电介质厚度，都会影响到差分阻抗。
另外差分线大多应用在源同步时钟系统当中，这就要求数据线和时钟线的长度要匹配，类外由差分线自身的特性要求一对之间的两跟线要匹配。下图上面的为等长的理想的差分线在接收端的情形。可以看到两跟线完全等延时，再相减之后不会出现误码。而下面的图为其中一跟线的延时比另一跟要长的情形，这样再相减误码很容易产生。
图11
图12
由于布线工具和器件本身以及工艺的原因很难做到没一对线和对与对之间的线都匹配，至于相差多少合适，并没有严格的公式，即使有也要具体情况具体分析，不可能都使用。根据以往的调试经验当信号工作在500MHZ~~800MHZ 之间时，对内相差80mil，对间和时钟相差+-250mil，不会出现问题。（仅做参考）。
四：电磁干扰的产生及避免措施
EMI 即电磁辐射是很常见的问题，主要减少电磁辐射的办法有以下几种方法：
a ：屏蔽。在比较敏感或高速的信号周围用地平面进行屏蔽，每格1000mil 打一个地孔。
b ：避免或减小信号的环路面积。由电磁场理论可知变化的电场产生变化的磁场，当开关频率很高的时候，会由环路向外辐射电磁能量，也容易接收外面的磁场，就象是一个天线，所以应该尽量避免。
c ：做好电源的滤波。滤波的器件主要包括磁珠和电容。磁珠类似带通滤波器，可以抑制高频，选择不同容值的电容可以针对不同频率的滤波起到旁路作用。
五：总结
随着PCB 密度，速度的提高，以及工艺方面的限制，信号完整性问题，以及电磁兼容问题会越来越突出，但只要我们依据一定的设计准则，通过一些仿真软件比如说Hyperlynx，还是可以把高速设计问题很好的解决。
电源在系统设计中的重要性
不同传输线路的设计规则
电磁干扰的产生以及避免措施
二：电源的完整性
1． 供电电压的压降问题。
随着芯片工艺的提高，芯片的内核电压及IO 电压越来越小，但功耗还是很大，所以电流有上升的趋势。在内核及电压比较高，功耗不是很大的系统中，电压压降问题也许不是很突出，但如果内核电压比较小，功耗又比较大的情况下，电源路径上的哪怕是0.1V的压降都是不允许的，比如说ADI 公司的TS201 内核电压只有1.2V，内核供电电流要2.68A，如果路径上有0.1 欧姆的电阻，电压将会有0.268V 的压降，这么大的压降会使芯片工作不正常。如何尽量减小路径上的压降呢？主要通过以下几种方法。
a：尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应该尽量的保持电流的畅通，如下图1 和图2 的比较，很明显图2 中选择的热焊盘要强于图1。
b：尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺利的流过，避免产生过大的压降，关于电流大小和所流经铜厚的关系如表1 所示。
（表1）
1 oz.铜即35 微米厚，2 oz.70 微米, 类推
举例说，线宽0.025 英寸，采用2 oz.盎斯的铜，而允许温升30 度，
那查表可知， 最大安全电流是 4.0A 。
2． 同步开关噪声的问题。
同步开关噪声（Simultaneous Switch Noise，简称SSN）是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi 噪声。开关速度越快，瞬间电流变化越显著，电流回路上的电感越大，则产生的SSN 越严重。基本公式为：
VSSN=N·LLoop·(dI/dt) 公式1。
其中I 指单个开关输出的电流，N 是同时开关的驱动端数目，LLoop为整个回流路径上的电感，而VSSN就是同步开关噪声的大小。
如果是由于封装电感而引起地平面的波动，造成芯片地和系统地不一致，芯片的地被抬高这种现象我们称为地弹（Groundbounce）。同样，如果是由于封装电感引起的芯片和系统电源被降低，就称为电源反弹（PowerBounce）。如果芯片内部多个驱动同时开关时，会造成很大的芯片电源电压的压降和地平面的抬高，从而造成芯片的驱动能力的降低，电路速度会减慢。由公式1 可知减小回路电感可以减小VSSN，其中回路电感包括芯片管脚的寄生电感，芯片内部电源和芯片内部地的电感，系统的电源和地的电感，以及信号线自身的电感，这四部分组成。所以见小VSSN 的办法主要有以下几种方式。
a : 降低芯片内部驱动器的开关速率和同时开关的数目，以减小di/dt，不过这种方式不现实，因为电路设计的方向就是更快，更密。
b : 降低系统供给电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和地平面尽量接近。
c :降低芯片封装中的电源和地管脚的电感，比如增加电源/地的管脚数目，减短引线长度，尽可能采用大面积铺铜。
d :增加电源和地的互相耦合电感也可以减小回路总的电感，因此要让电源和地的管脚成对分布，并尽量靠近。
3. 地的分割原则
任何一根信号线中的电流都要通过和它临近的地平面来回到它的驱动端，所以我们进行地的分割的时候要避免避免割断高速信号的回留路径，如下图所示：
上面的信号回路的电流不得不绕过分割槽，这样会产生很多相关的EMI 问题，以及会给信号线的阻抗匹配产生影响。
三：不同传输线路的设计规则
根据信号线所处印制版中的层叠位置可以将信号线分为微带线和带状线，其中微带线是指在PCB 的表层所走的线，有一层介质和它相临，信号传输速度较带状线要快，带状线在PCB 的内层，有两层介质相临，信号传输速度比微带线要慢，但是EMI，EMC 以及串扰等性能要好的多，所以建议高速信号都走成带状线。
根据信号线传输信号的方式最常见的有两种方式包括单端线和差分线。其中影响单端线传输性能的包括信号的反射和串扰。差分线虽然噪声免疫，但对阻抗控制，差分对间的线长要有严格的控制。下面分别对影响单端线和差分线性能的因素进行一下分析。
1． 单端线反射的形成以及消除办法
我们知道如果源端的阻抗和终端的阻抗相匹配那么信号的功率将会是最大，如果终端和源端阻抗不匹配则将会引起信号的反射，部分信号还会辐射出去造成EMI 问题。
那么什么时候反射不用考虑，什么时候不得不考虑呢？如图
所示，假设信号从源端由高电平变为低电平传输出去，信号传输延时为Tp，（有的文档将沿跳变时间<=四分之一Tp 做为把信号线看成微波中传输线的条件）如果2Tp 小于信号沿的跳边时间的话，反射因素就不用考虑，因为不会影响电平的判断，只会使沿的跳变不规则。相反的如果2Tp 大于信号沿跳变的时间，那么反射会在发射端形成振铃现象，会影响到电平的判断，所以要考虑影响。信号线在介质中的传输速度为：公式2公式2 为信号线为带状线时的传输公式。当信号线为微带线时，传输的介电常数的计算公式为：
公式3如果信号线过长则反射因素就不得不考虑。解决的办法可以在线上串一个小欧姆阻值的电阻，还可以并一个小容值的电容，不过这种方法不太现实。图5 为串联电阻之前的波形，图6 为串联电阻之后的波形。
2． 影响信号间串扰的因素及解决办法。
串扰是信号传输中常见的问题，有些说法只要控制间距是线宽的3 倍就可以了，也就是常说的3W 原则，这种说法只是说间距越大越好，但还是不够全面。
由上图可知除了和线间距D 有关，还和走线层和参考平面的高度H有关。D 越大越好，H 越小越好。随着PCB 的密度越来越高，有时候不能满足3W 原则，这就要根据系统的实际情况，看多大的串扰能够忍受，另外由于工艺的原因H 也不能太小，一般都不要小于5mil。
3． 差分线阻抗匹配和走线应注意事项
现今LVDS 走线越来越流行，主要原因是因为它是采用一对线对一个信号进行传输，其中一根上传输正信号，另一根上传输相反的电平，在接收端相减，这样可以把走线上的共模噪声消除。另外就是因为它的低功耗，LVDS 一般都采用电流驱动，电压幅度才350mvpp。
当然它也有缺点就是需要2 倍宽度的走线数来传输数据。
差分线一般传输信号的速度都比较快，所以要进行严格的阻抗控制，一般都控制在100 欧姆。下图为一个差分传输模型，其中Z11和Z22 分别为两跟信号线的特性阻抗，K 为另外一跟线对自己的耦合系数。I 为线上的电流。
1 线上任意一点的电压为V1=Z11*i1+Z11*i1*K
2 线上任意一点的电压为 V2=Z22*i2+Z22*i2*K 因为Z11=Z22=Z0，
i1=-i2,所以V1 和V2 大小相等方向相反。所以差分阻抗为
Zdiff=2*Z0*（1-K） 公式4
由公式4 可知差分阻抗不仅和单跟线的特性阻抗Z0 有关，还和耦合系数K 有关，所以调整线宽，间距，介电常数，电介质厚度，都会影响到差分阻抗。
另外差分线大多应用在源同步时钟系统当中，这就要求数据线和时钟线的长度要匹配，类外由差分线自身的特性要求一对之间的两跟线要匹配。下图上面的为等长的理想的差分线在接收端的情形。可以看到两跟线完全等延时，再相减之后不会出现误码。而下面的图为其中一跟线的延时比另一跟要长的情形，这样再相减误码很容易产生。
图11
图12
由于布线工具和器件本身以及工艺的原因很难做到没一对线和对与对之间的线都匹配，至于相差多少合适，并没有严格的公式，即使有也要具体情况具体分析，不可能都使用。根据以往的调试经验当信号工作在500MHZ~~800MHZ 之间时，对内相差80mil，对间和时钟相差+-250mil，不会出现问题。（仅做参考）。
四：电磁干扰的产生及避免措施
EMI 即电磁辐射是很常见的问题，主要减少电磁辐射的办法有以下几种方法：
a ：屏蔽。在比较敏感或高速的信号周围用地平面进行屏蔽，每格1000mil 打一个地孔。
b ：避免或减小信号的环路面积。由电磁场理论可知变化的电场产生变化的磁场，当开关频率很高的时候，会由环路向外辐射电磁能量，也容易接收外面的磁场，就象是一个天线，所以应该尽量避免。
c ：做好电源的滤波。滤波的器件主要包括磁珠和电容。磁珠类似带通滤波器，可以抑制高频，选择不同容值的电容可以针对不同频率的滤波起到旁路作用。
五：总结
随着PCB 密度，速度的提高，以及工艺方面的限制，信号完整性问题，以及电磁兼容问题会越来越突出，但只要我们依据一定的设计准则，通过一些仿真软件比如说Hyperlynx，还是可以把高速设计问题很好的解决。
如果信号的频率超过了300MHz (在数字电路中)和100MHz (在模拟电路中) ，就被认为是高频信号。在此频率工作时，印制电路板上很短的导线也被看作是传输线。
导线或印制电路板达到以下长度"I" (以米为单位)时，则被看作是传输线式中,fupper 为信号的最高频率( MHz) 。I>3MHz：f
这样的传输线具有一定的阻抗，叫做"波阻抗"。宽导线比窄导线的波阻抗要小，同样，离地较近的导线比离地较远的导线波阻抗小。如果传输线的波阻抗与电源和/或负载的波阻抗不匹配，就会产生反射。反射会引起带宽的减小和脉冲上升时间、下降时间的增加。所以，对于高频脉冲信号电路，一定要准确设计印制电路板，以消除这两种不匹配。
传输线的延迟时间约为5 - 10ns/m ，如果线路不匹配，上升时间就会增加到传输线延迟时间的若干倍。粗略地估算，可能为10 - 100ns/m 或0. 1 - 1. 0ns/cm 。
如果R L « Zo ， 导线呈现电感性;如果 R L » Zo ， 导线呈现电容性。式中， R s 为电源阻抗; R L 为负载阻抗jZ。为传输线的波阻抗。所以，导线阻抗必须和电源阻抗以及负载阻抗相匹配。如果阻抗匹配，在有用的频率范围内，导线几乎不会造成任何明显的振幅衰减。然而，对于较短的导线，阻抗匹配时常很困难，导线或是呈现电容性，或是呈现电感性。此时，印制电路板设计者必须根据电容性或电感性哪个更好而进行选择。
地线和电源线在高频应用中也扮演着重要的角色。这是因为在高频元器件中，从电源线流出的电流会反馈到地，例如尖峰电流。直流电源的电压不能保持连续，这对电路性能会造成极大的影响。所以，作为一个基本规则，电源线必须尽可能的短。
以下是高频电路设计时非常有用的准则:
1)使用一片地或是很大的接地表面作为地线;
2) 使用宽电源线;
3) 地线和电源线彼此应当很近，且平行;
4) 在地与电源之间放置一个去搞电容;
5) 在高速脉冲系统中，由于趋肤效应和电介质损耗会随着导线长度增加而按比例增加，所以导线应当尽可能短;
6) 对于大尺寸的印制电路板，介电质损耗格外重要。因此，使用印制电路板时要注意是否有合适的高频范围;
7) 判定哪一种寄生元件(电容和电感)危害性更大，并以此为依据进行布线;
8) 当寄生电容可能使电路性能变差时，可为其提供一个地线连接(直接接地或通过一个电容接地);
9) 保持所有不匹配的线尽可能短，否则上升时间会增加到1ns/cm。
如何提高抗干扰能力和电磁兼容性？
1、 下面的一些系统要特别注意抗电磁干扰：
(1) 微控制器时钟频率特别高，总线周期特别快的系统。
(2) 系统含有大功率，大电流驱动电路，如产生火花的继电器，大电流开关等。
(3) 含微弱模拟信号电路以及高精度A/D变换电路的系统。
2、 为增加系统的抗电磁干扰能力采取如下措施：
(1) 选用频率低的微控制器：
选用外时钟频率低的微控制器可以有效降低噪声和提高系统的抗干扰能力。同样频率的方波和正弦波，方波中的高频成份比正弦波多得多。虽然方波的高频成份的波的幅度，比基波小，但频率越高越容易发射出成为噪声源，微控制器产生的最有影响的高频噪声大约是时钟频率的3倍。
(2) 减小信号传输中的畸变
微控制器主要采用高速CMOS技术制造。信号输入端静态输入电流在1mA左右，输入电容10PF左右，输入阻抗相当高，高速CMOS电路的输出端都有相当的带载能力，即相当大的输出值，将一个门的输出端通过一段很长线引到输入阻抗相当高的输入端，反射问题就很严重，它会引起信号畸变，增加系统噪声。当Tpd＞Tr时，就成了一个传输线问题，必须考虑信号反射，阻抗匹配等问题。
信号在印制板上的延迟时间与引线的特性阻抗有关，即与印制线路板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1/3到1/2之间。微控制器构成的系统中常用逻辑电话元件的Tr（标准延迟时间）为3到18ns之间。
在印制线路板上，信号通过一个7W的电阻和一段25cm长的引线，线上延迟时间大致在4~20ns之间。也就是说，信号在印刷线路上的引线越短越好，最长不宜超过25cm。而且过孔数目也应尽量少，最好不多于2个。
当信号的上升时间快于信号延迟时间，就要按照快电子学处理。此时要考虑传输线的阻抗匹配，对于一块印刷线路板上的集成块之间的信号传输，要避免出现Td＞Trd的情况，印刷线路板越大系统的速度就越不能太快。
用以下结论归纳印刷线路板设计的一个规则：
信号在印刷板上传输，其延迟时间不应大于所用器件的标称延迟时间。
(3) 减小信号线间的交叉干扰：
A点一个上升时间为Tr的阶跃信号通过引线AB传向B端。信号在AB线上的延迟时间是Td。在D点，由于A点信号的向前传输，到达B点后的信号反射和AB线的延迟，Td时间以后会感应出一个宽度为Tr的页脉冲信号。在C点，由于AB上信号的传输与反射，会感应出一个宽度为信号在AB线上的延迟时间的两倍，即2Td的正脉冲信号。这就是信号间的交叉干扰。干扰信号的强度与C点信号的di/at有关，与线间距离有关。当两信号线不是很长时，AB上看到的实际是两个脉冲的迭加。
CMOS工艺制造的微控制由输入阻抗高，噪声高，噪声容限也很高，数字电路是迭加100~200mv噪声并不影响其工作。若图中AB线是一模拟信号，这种干扰就变为不能容忍。如印刷线路板为四层板，其中有一层是大面积的地，或双面板，信号线的反面是大面积的地时，这种信号间的交叉干扰就会变小。原因是，大面积的地减小了信号线的特性阻抗，信号在D端的反射大为减小。特性阻抗与信号线到地间的介质的介电常数的平方成反比，与介质厚度的自然对数成正比。若AB线为一模拟信号，要避免数字电路信号线CD对AB的干扰，AB线下方要有大面积的地，AB线到CD线的距离要大于AB线与地距离的2~3倍。可用局部屏蔽地，在有引结的一面引线左右两侧布以地线。
(4) 减小来自电源的噪声
电源在向系统提供能源的同时，也将其噪声加到所供电的电源上。电路中微控制器的复位线，中断线，以及其它一些控制线最容易受外界噪声的干扰。电网上的强干扰通过电源进入电路，即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。
(5) 注意印刷线板与元器件的高频特性
在高频情况下，印刷线路板上的引线，过孔，电阻、电容、接插件的分布电感与电容等不可忽略。电容的分布电感不可忽略，电感的分布电容不可忽略。电阻产生对高频信号的反射，引线的分布电容会起作用，当长度大于噪声频率相应波长的1/20时，就产生天线效应，噪声通过引线向外发射。
印刷线路板的过孔大约引起0.6pf的电容。
一个集成电路本身的封装材料引入2~6pf电容。
一个线路板上的接插件，有520nH的分布电感。一个双列直扦的24引脚集成电路扦座，引入4~18nH的分布电感。
这些小的分布参数对于这行较低频率下的微控制器系统中是可以忽略不计的；而对于高速系统必须予以特别注意。
(6) 元件布置要合理分区
元件在印刷线路板上排列的位置要充分考虑抗电磁干扰问题，原则之一是各部件之间的引线要尽量短。在布局上，要把模拟信号部分，高速数字电路部分，噪声源部分（如继电器，大电流开关等）这三部分合理地分开，使相互间的信号耦合为最小。
G 处理好接地线
印刷电路板上，电源线和地线最重要。克服电磁干扰，最主要的手段就是接地。
对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到印刷线路板上来的，电源一个接点，地一个接点。印刷线路板上，要有多个返回地线，这些都会聚到回电源的那个接点上，就是所谓单点接地。所谓模拟地、数字地、大功率器件地开分，是指布线分开，而最后都汇集到这个接地点上来。与印刷线路板以外的信号相连时，通常采用屏蔽电缆。对于高频和数字信号，屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆，一端接地为好。
对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属罩屏蔽起来。
(7) 用好去耦电容。
好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印刷线路板时，每个集成电路的电源，地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容为0.1uf的去耦电容有5nH分布电感，它的并行共振频率大约在7MHz左右，也就是说对于10MHz以下的噪声有较好的去耦作用，对40MHz以上的噪声几乎不起作用。
1uf，10uf电容，并行共振频率在20MHz以上，去除高频率噪声的效果要好一些。在电源进入印刷板的地方和一个1uf或10uf的去高频电容往往是有利的，即使是用电池供电的系统也需要这种电容。
每10片左右的集成电路要加一片充放电电容，或称为蓄放电容，电容大小可选10uf。最好不用电解电容，电解电容是两层溥膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用胆电容或聚碳酸酝电容。
去耦电容值的选取并不严格，可按C=1/f计算；即10MHz取0.1uf，对微控制器构成的系统，取0.1~0.01uf之间都可以。
3、 降低噪声与电磁干扰的一些经验。
(1) 能用低速芯片就不用高速的，高速芯片用在关键地方。
(2) 可用串一个电阻的办法，降低控制电路上下沿跳变速率。
(3) 尽量为继电器等提供某种形式的阻尼。
(4) 使用满足系统要求的最低频率时钟。
(5) 时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地。
(6) 用地线将时钟区圈起来，时钟线尽量短。
(7) I/O驱动电路尽量靠近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射。
(8) MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空。
(9) 闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端。
(10) 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。
(11) 印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远一些。
(12) 单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济是能承受的话用多层板以减小电源，地的容生电感。
(13) 时钟、总线、片选信号要远离I/O线和接插件。
(14) 模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。
(15) 对A/D类器件，数字部分与模拟部分宁可统一下也不要交叉。
(16) 时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆。
(17) 元件引脚尽量短，去耦电容引脚尽量短。
(18) 关键的线要尽量粗，并在两边加上保护地。高速线要短要直。
(19) 对噪声敏感的线不要与大电流，高速开关线平行。
(20) 石英晶体下面以及对噪声敏感的器件下面不要走线。
(21) 弱信号电路，低频电路周围不要形成电流环路。
(22) 任何信号都不要形成环路，如不可避免，让环路区尽量小。
(23) 每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。
(24) 用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时，外壳要接地。
导线或印制电路板达到以下长度"I" (以米为单位)时，则被看作是传输线式中,fupper 为信号的最高频率( MHz) 。I>3MHz：f
这样的传输线具有一定的阻抗，叫做"波阻抗"。宽导线比窄导线的波阻抗要小，同样，离地较近的导线比离地较远的导线波阻抗小。如果传输线的波阻抗与电源和/或负载的波阻抗不匹配，就会产生反射。反射会引起带宽的减小和脉冲上升时间、下降时间的增加。所以，对于高频脉冲信号电路，一定要准确设计印制电路板，以消除这两种不匹配。
传输线的延迟时间约为5 - 10ns/m ，如果线路不匹配，上升时间就会增加到传输线延迟时间的若干倍。粗略地估算，可能为10 - 100ns/m 或0. 1 - 1. 0ns/cm 。
如果R L « Zo ， 导线呈现电感性;如果 R L » Zo ， 导线呈现电容性。式中， R s 为电源阻抗; R L 为负载阻抗jZ。为传输线的波阻抗。所以，导线阻抗必须和电源阻抗以及负载阻抗相匹配。如果阻抗匹配，在有用的频率范围内，导线几乎不会造成任何明显的振幅衰减。然而，对于较短的导线，阻抗匹配时常很困难，导线或是呈现电容性，或是呈现电感性。此时，印制电路板设计者必须根据电容性或电感性哪个更好而进行选择。
地线和电源线在高频应用中也扮演着重要的角色。这是因为在高频元器件中，从电源线流出的电流会反馈到地，例如尖峰电流。直流电源的电压不能保持连续，这对电路性能会造成极大的影响。所以，作为一个基本规则，电源线必须尽可能的短。
以下是高频电路设计时非常有用的准则:
1)使用一片地或是很大的接地表面作为地线;
2) 使用宽电源线;
3) 地线和电源线彼此应当很近，且平行;
4) 在地与电源之间放置一个去搞电容;
5) 在高速脉冲系统中，由于趋肤效应和电介质损耗会随着导线长度增加而按比例增加，所以导线应当尽可能短;
6) 对于大尺寸的印制电路板，介电质损耗格外重要。因此，使用印制电路板时要注意是否有合适的高频范围;
7) 判定哪一种寄生元件(电容和电感)危害性更大，并以此为依据进行布线;
8) 当寄生电容可能使电路性能变差时，可为其提供一个地线连接(直接接地或通过一个电容接地);
9) 保持所有不匹配的线尽可能短，否则上升时间会增加到1ns/cm。
如何提高抗干扰能力和电磁兼容性？
1、 下面的一些系统要特别注意抗电磁干扰：
(1) 微控制器时钟频率特别高，总线周期特别快的系统。
(2) 系统含有大功率，大电流驱动电路，如产生火花的继电器，大电流开关等。
(3) 含微弱模拟信号电路以及高精度A/D变换电路的系统。
2、 为增加系统的抗电磁干扰能力采取如下措施：
(1) 选用频率低的微控制器：
选用外时钟频率低的微控制器可以有效降低噪声和提高系统的抗干扰能力。同样频率的方波和正弦波，方波中的高频成份比正弦波多得多。虽然方波的高频成份的波的幅度，比基波小，但频率越高越容易发射出成为噪声源，微控制器产生的最有影响的高频噪声大约是时钟频率的3倍。
(2) 减小信号传输中的畸变
微控制器主要采用高速CMOS技术制造。信号输入端静态输入电流在1mA左右，输入电容10PF左右，输入阻抗相当高，高速CMOS电路的输出端都有相当的带载能力，即相当大的输出值，将一个门的输出端通过一段很长线引到输入阻抗相当高的输入端，反射问题就很严重，它会引起信号畸变，增加系统噪声。当Tpd＞Tr时，就成了一个传输线问题，必须考虑信号反射，阻抗匹配等问题。
信号在印制板上的延迟时间与引线的特性阻抗有关，即与印制线路板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1/3到1/2之间。微控制器构成的系统中常用逻辑电话元件的Tr（标准延迟时间）为3到18ns之间。
在印制线路板上，信号通过一个7W的电阻和一段25cm长的引线，线上延迟时间大致在4~20ns之间。也就是说，信号在印刷线路上的引线越短越好，最长不宜超过25cm。而且过孔数目也应尽量少，最好不多于2个。
当信号的上升时间快于信号延迟时间，就要按照快电子学处理。此时要考虑传输线的阻抗匹配，对于一块印刷线路板上的集成块之间的信号传输，要避免出现Td＞Trd的情况，印刷线路板越大系统的速度就越不能太快。
用以下结论归纳印刷线路板设计的一个规则：
信号在印刷板上传输，其延迟时间不应大于所用器件的标称延迟时间。
(3) 减小信号线间的交叉干扰：
A点一个上升时间为Tr的阶跃信号通过引线AB传向B端。信号在AB线上的延迟时间是Td。在D点，由于A点信号的向前传输，到达B点后的信号反射和AB线的延迟，Td时间以后会感应出一个宽度为Tr的页脉冲信号。在C点，由于AB上信号的传输与反射，会感应出一个宽度为信号在AB线上的延迟时间的两倍，即2Td的正脉冲信号。这就是信号间的交叉干扰。干扰信号的强度与C点信号的di/at有关，与线间距离有关。当两信号线不是很长时，AB上看到的实际是两个脉冲的迭加。
CMOS工艺制造的微控制由输入阻抗高，噪声高，噪声容限也很高，数字电路是迭加100~200mv噪声并不影响其工作。若图中AB线是一模拟信号，这种干扰就变为不能容忍。如印刷线路板为四层板，其中有一层是大面积的地，或双面板，信号线的反面是大面积的地时，这种信号间的交叉干扰就会变小。原因是，大面积的地减小了信号线的特性阻抗，信号在D端的反射大为减小。特性阻抗与信号线到地间的介质的介电常数的平方成反比，与介质厚度的自然对数成正比。若AB线为一模拟信号，要避免数字电路信号线CD对AB的干扰，AB线下方要有大面积的地，AB线到CD线的距离要大于AB线与地距离的2~3倍。可用局部屏蔽地，在有引结的一面引线左右两侧布以地线。
(4) 减小来自电源的噪声
电源在向系统提供能源的同时，也将其噪声加到所供电的电源上。电路中微控制器的复位线，中断线，以及其它一些控制线最容易受外界噪声的干扰。电网上的强干扰通过电源进入电路，即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。
(5) 注意印刷线板与元器件的高频特性
在高频情况下，印刷线路板上的引线，过孔，电阻、电容、接插件的分布电感与电容等不可忽略。电容的分布电感不可忽略，电感的分布电容不可忽略。电阻产生对高频信号的反射，引线的分布电容会起作用，当长度大于噪声频率相应波长的1/20时，就产生天线效应，噪声通过引线向外发射。
印刷线路板的过孔大约引起0.6pf的电容。
一个集成电路本身的封装材料引入2~6pf电容。
一个线路板上的接插件，有520nH的分布电感。一个双列直扦的24引脚集成电路扦座，引入4~18nH的分布电感。
这些小的分布参数对于这行较低频率下的微控制器系统中是可以忽略不计的；而对于高速系统必须予以特别注意。
(6) 元件布置要合理分区
元件在印刷线路板上排列的位置要充分考虑抗电磁干扰问题，原则之一是各部件之间的引线要尽量短。在布局上，要把模拟信号部分，高速数字电路部分，噪声源部分（如继电器，大电流开关等）这三部分合理地分开，使相互间的信号耦合为最小。
G 处理好接地线
印刷电路板上，电源线和地线最重要。克服电磁干扰，最主要的手段就是接地。
对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到印刷线路板上来的，电源一个接点，地一个接点。印刷线路板上，要有多个返回地线，这些都会聚到回电源的那个接点上，就是所谓单点接地。所谓模拟地、数字地、大功率器件地开分，是指布线分开，而最后都汇集到这个接地点上来。与印刷线路板以外的信号相连时，通常采用屏蔽电缆。对于高频和数字信号，屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆，一端接地为好。
对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属罩屏蔽起来。
(7) 用好去耦电容。
好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印刷线路板时，每个集成电路的电源，地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容为0.1uf的去耦电容有5nH分布电感，它的并行共振频率大约在7MHz左右，也就是说对于10MHz以下的噪声有较好的去耦作用，对40MHz以上的噪声几乎不起作用。
1uf，10uf电容，并行共振频率在20MHz以上，去除高频率噪声的效果要好一些。在电源进入印刷板的地方和一个1uf或10uf的去高频电容往往是有利的，即使是用电池供电的系统也需要这种电容。
每10片左右的集成电路要加一片充放电电容，或称为蓄放电容，电容大小可选10uf。最好不用电解电容，电解电容是两层溥膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用胆电容或聚碳酸酝电容。
去耦电容值的选取并不严格，可按C=1/f计算；即10MHz取0.1uf，对微控制器构成的系统，取0.1~0.01uf之间都可以。
3、 降低噪声与电磁干扰的一些经验。
(1) 能用低速芯片就不用高速的，高速芯片用在关键地方。
(2) 可用串一个电阻的办法，降低控制电路上下沿跳变速率。
(3) 尽量为继电器等提供某种形式的阻尼。
(4) 使用满足系统要求的最低频率时钟。
(5) 时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地。
(6) 用地线将时钟区圈起来，时钟线尽量短。
(7) I/O驱动电路尽量靠近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射。
(8) MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空。
(9) 闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端。
(10) 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。
(11) 印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远一些。
(12) 单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济是能承受的话用多层板以减小电源，地的容生电感。
(13) 时钟、总线、片选信号要远离I/O线和接插件。
(14) 模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。
(15) 对A/D类器件，数字部分与模拟部分宁可统一下也不要交叉。
(16) 时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆。
(17) 元件引脚尽量短，去耦电容引脚尽量短。
(18) 关键的线要尽量粗，并在两边加上保护地。高速线要短要直。
(19) 对噪声敏感的线不要与大电流，高速开关线平行。
(20) 石英晶体下面以及对噪声敏感的器件下面不要走线。
(21) 弱信号电路，低频电路周围不要形成电流环路。
(22) 任何信号都不要形成环路，如不可避免，让环路区尽量小。
(23) 每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。
(24) 用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时，外壳要接地。
摘要 主要讨论了高速电路板的典型结构和设计的布线要点，为设计者提供了一套实用的参考资料，使设计满足实际生产工艺要求。
1 引言
无线网络、卫星通讯的日益发展，信息产品走向高速与高频化， 电子设备的设计趋势也向高频化发展，卫星系统、移动电话接收基站等通信产品都必须用到高频PCB来支撑整个设备系统。怎样利用PCB的布线来保证整个高频系统实施是设计关键。目前约50％ 的设计的时钟频率超过50MHz，将近20％ 的设计主频超过120MHz。当系统工作在50MHz时，将产生传输线效应和信号完整性问题，当系统工作时钟达到120MHz时，除非使用高速电路设计技术，否则基于传统方法设计的PCB将无法满足系统稳定工作的要求，达不到系统的可靠性。
1.1 印制电路板的高频基板材料
1.1.1 高频基板材料的基本特性
高频基板材料的介电常数(Dk)，必须小而且很稳定，通常是越小越好，信号的传送速率与材料介电常数的平方根成反比，高介电常数容易造成信号传输延迟；介质损耗(Df)必须小，这主要影响到信号传送的品质，介质损耗越小使信号损耗也越小；基板与铜箔的热膨胀系数尽量一致，因为不一致会在冷热变化中造成铜箔分离；基板的吸水性要低、吸水性高就会在受潮时影响介电常数与介质损耗；其它耐热性、抗化学性、冲击强度、剥离强度等也必须良好。
1.1.2 三种高频基板物性
现阶段所使用的环氧树脂、PPO树脂和氟系树脂这三大类高频基板材料，以环氧树脂成本最便宜，而氟系树脂最昂贵：而以介电常数、介质损耗、吸水率和频率特性考虑，氟系树脂最佳，环氧树脂较差。当产品应用的频率高过10GHz时，只有氟系树脂印制板才能适用。
表1 三种高频基板物性比较表
表1表示三种高频基板物性比较表，氟系树脂高频基板性能远高于其它基板，但其不足之处除成本高外是刚性差及热膨胀系数较大。对于聚四氟乙烯(PTFE)而言，为改善性能用大量无机物(如二氧化硅SiO2)或玻纤布作增强填充材料，来提高基材刚性及降低其热膨胀性。另外因聚四氟乙烯树脂本身的分子惰性，造成不容易与铜箔结合性差，因此更需与铜箔结合面的特殊表面处理。处理方法上有聚四氟乙烯表面进行化学蚀刻或等离子体蚀刻，增加表面粗糙度和活性或者在铜箔与聚四氟乙烯树脂之间增加一层粘合膜层提高结合力，但可能对介质性能有影响。
2 高速印制电路板的设计要点
2.1 避免高速电路的传输效应
2.1.1 高速电路的传输效应
通常认为如果数字逻辑电路的频率达到或者超过45MHz-50MHz，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。因此，通常规定如果线传播延时大于1/2数字信号驱动端的上升时间， 则认为此类信号是高速信号并产生传输线效应。因此必须避免传输线效应，防止原逻辑电路信号被叠加或相抵消而改变。
2.1.2 严格控制关键网线的走线长度
如果设计中有高速跳变的前后沿时间,就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz.布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。
2.1.3 合理规划走线的拓扑结构
解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短.否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(daisychain)布线和星形(star)分布。 对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好 但这种走线方式布通率最低，不容易100％布通。在实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay <= Trt*0.1。例如，高速TTL电路中的分支端长度应小于1.5英寸 这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。
对于星形拓扑结构，布线从驱动端开始.平行到达各接受端，可以有效的避免时钟信号的不同步问题。2.1.4 抑止电磁干扰解决信号完整性问题将改善PCB板的电磁兼容性(EMC) ，其中非常重要的是保证PCB板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外，使电路扳的最外层信号的密度最小也是减少电碰辐射的好方法，这种方法可采用“表面积层”技术“Build-up”设计制作PCB来实现。表面积层通过在普通工艺PCB上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低PCB的体积。另外还可以利用严格的阻抗和叠层设计来控制线宽、线间距。减少信号传输线带来的效应。
2.2 高速印制电路板的布线设计要点
2.2.1 多层布线
一个好的叠层结构是对大多数信号整体性问题和EMC问题的最好防范措施，而高速电路往往集成度较高，布线密度大，采用多层板既是布线的必需，也是降低干扰的有效手段。有资料显示同种材料时四层板要比双面板的噪声低20dB。高速信号的布线麻应安排在同一对信号层内；除非遇到因SMT器件的连接而不得不违反这一原则。一种信号的所有走线都应有共同的返回路径(即地线层)。
相邻布线的两个信号层看成一对，元件驱动和接收信号的接地连接最好能够直接连接到与信号布线层相邻的层面。表层布线宽度按英寸计，应小于按纳秒计的驱动器上升时间的三分之一(例如： 高速TTL的布线宽度为1英寸)。如果是多电源供电，在各个电源金属线之间必须铺设地线层使它们隔开。不能形成电容，以免导致电源之问的AC耦合。
高速模拟器件对数字噪音比较敏感，因此在兼具模拟和数字功能的印制电路板上，电源层通常是分离的，使用分离的电源层时，务必注意不要将数字电路的电源层和模拟电路的电源层重叠在一起。模拟和数字电源层的分离用于隔离彼此之间的电流，一旦出现电源层的重叠，就将造成电容的耦合，从而失去隔离的作用。
2.2.2 引线
高速印制电路板上的引线尽量用直线， 需要转折可采用45°折线或圆弧转折，可减少高频信号对外的发射和相互之间的耦合。
高频电路器件的管脚间引线越短越好，引线越长，带来的分布电感和电容值越大，会影响系统的高频信号的传输，同时也会改变电路的特性阻抗，导致系统发生反射、震荡等。
注意避免高速电路信号线的平行走线，而造成的“交叉干扰”，若无法避免，可在平行信号线的反面布置大面积“地”来大幅度减少干扰 在相邻的两个层，走线方向一定取为互相垂直。
各类信号线不能形成环路，如果产生环路电路，将在系统中产生很大的干扰。高速信号布线应尽量避免分枝或形成树桩，而导致的信号反射和过冲。采用菊花链布线可有效避免环路的形成，降低对信号的影响。对双面板而言，电源线靠近信号线。
2.2.3 布置旁路电容
所有的系统都会遇到噪音问题. 电源层单独无法消除线路噪音，每个集成电路块的附近应设置一个或几个高频去耦电容。通常情况下1uF-10uF 电容放置在印制电路板的电源输入 ，而0.01-0.1uF电容则放置在印制电路板的每个有源器件的电源引脚和接地引脚上。这里旁路电容充当的是滤波器的角色.大电容(≈ 1OuF)放置在印制电路板的电源输入上,用以滤波通常由电路板外产生的较低频信号(比如60Hz线路频率)。印制电路板上有源器件产生的噪音谐波范围在100MHz以上。每个芯片上放置的旁路电容(0.1uF)通常比印制电路板间的电容小得多。
2.2.4 过孔设计
高速印制电路板上元件连接过程中所用到的镀通孔越少越好，据测，一个镀通孔可带来约0.5pF的分布电容，导致电路的延时明显增加。
镀通孔的设计应注意以下几点：选择合理尺寸的镀通孔.如从4层到10层的电路板常选择10mil/20mii(钻孔/焊盘)或16mil/30mil的镀通孔较好，对于高密度的小尺寸的电路板可使用8mil/18mil的镀通孔。对于电源或地线的镀通孔则可以考虑使用较大尺寸，以减少阻抗。
根据上图公式可得，印制电路板的厚度越小可减少镀通孔的寄生电容，减少对信号的不利影响 信号线尽量走同一层，减少镀通孔。
电源和地的管脚要就近放置镀通孔，而镀通孔与管脚间的引线越短越好，以减少电感的产生 在信号换层的镀通孔附近放置一些接地的镀通孔，为信号提供最近的回路。
表2 旁路电容类型
3 总结
随着科技的发展，高频电路在电子产品中使用也越趋频繁，根据不同的需要，利用各种软件对高速印制电路板进行设计及布线，这里针对其中的主要注意事项，作了分析说明，为实现高速系统提供了理论与实施的可能性。根据实际情况与相关标准规范，结合使用工艺要求.另外还要考虑成本耗材，从整体上考虑，才可设计出经济实用的高速印制电路板。
